Sublime Text 是很多 FPGA 工程师用来编写 Verilog 代码的轻量级编辑器，虽然它不是专门针对硬件描述语言设计的 IDE，但通过合理配置，可以实现良好的语法高亮、代码补全和编译支持。以下是为 Sublime Text 配置 Verilog 开发环境的实用步骤。

安装 Verilog 语法高亮插件

Sublime 默认可能不包含完整的 Verilog 支持，需要手动添加语法高亮：

• 推荐使用 Package Control 安装 Verilog 插件（由 exodustan 维护）或 Verilog-HDL/SystemVerilog 插件。
• 打开命令面板（Ctrl+Shift+P），输入 “Install Package”，回车。
• 搜索 “Verilog” 或 “SystemVerilog”，选择安装合适的插件。

安装完成后，.v 和 .sv 文件会自动识别并启用语法高亮。

设置文件关联

确保 .v 文件默认用 Verilog 语法打开：

• 打开一个 Verilog 文件，点击右下角显示的语法类型（如 “Plain Text”）。
• 选择 “Open all with current extension as…” → “Verilog”。
• 这样所有 .v 文件都会自动应用高亮规则。

启用代码片段与自动补全

提升编码效率的关键是使用代码片段（Snippets）：

• Verilog 插件通常自带常用结构的缩写，比如输入 “module” 后按 Tab 可生成模块模板。
• 可自定义片段：在菜单栏选择 Tools → Developer → New Snippet，编写自己的快捷代码块，例如 always 块或 testbench 模板。
• 保存时注意将文件扩展名设为 .sublime-snippet，并放在 Packages/User 目录下。

集成外部编译与检查工具

可通过 Build System 添加 ModelSim、iverilog 等工具支持：

• 菜单 Tools → Build System → New Build System。
• 输入如下内容（以 iverilog 为例）：

{
    "cmd": ["iverilog", "-o", "$file_base_name", "$file"],
    "working_dir": "$file_path",
    "selector": "source.verilog"
}

• 保存为 Verilog.sublime-build。
• 之后按 Ctrl+B 即可运行编译，错误信息会在底部面板显示。

基本上就这些。配置完成后，Sublime 就能胜任日常 Verilog 编码任务，轻快又高效。不需要复杂操作，关键是选对插件并设置好构建流程。